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IGBT(絕緣柵雙晶體管)同時具有單器件和雙器件的優點，驅動電路簡單，電路功耗和成本低，通態壓降低，器件自身損耗小，在幾十千赫壓中大電流器件中處于壟斷地位，促進電力電子頻時代的到來。在IGBT制造工藝過程中，擴散是在光刻掩膜開窗口后進行，p-n結中間近似于平面結，而在邊角處，在Si-SiO2的界面附近，由于氧化層中帶正電荷會吸引電子在Si表面集中導致Si表面N型區表面濃度升，進而導致耗盡層在表面處相比于變窄，p-n結發生彎曲，電場強度比體內，發生擊穿，使得器件實際擊穿電壓只有情況的1～3。而且平面工藝使表面產生的缺陷和離子沾污降低了表面區域的臨界擊穿電場，因此必須采取的終端對表面電場進行優化，以達到提表面擊穿電壓的目的。已開發的終端結構有電場環(FLR )、場板、結終端擴展等，這些結構實際上起到將主結耗盡區向外展的作用，zui終提擊穿電壓。其中場板結構因其可以采用常規工藝實現、終端面積小及對界面電荷不是很敏感等優點，是一種常被采用的結構。但是如果結構設計不合理，在場板邊緣形成過的表面電場從而發生擊穿。
文中基于現有工藝平臺提出一個IGBT多場板終端結構，該結構終端面積小，對界面電荷不敏感，可使場板下硅表面電場均勻分布，并從工藝上做了改進，降低對工藝的要求。將此終端用在1200V NPT Planer IGBT結構上進行流片驗證,擊穿電壓可達1300V以上。
1.場板終端結構設計
1.1 簡單場板結構
簡單的場板結構見圖1，由結接觸的金屬層延伸過P+N結覆蓋在氧化層上形成。在場板的下方會形成耗盡層，一直延伸到場板結束的邊沿，場板下耗盡層可以把主結彎曲處的電場分散到場板處，減少主結彎曲處的電場集中。
在場板結構中，場板在氧化層上的覆蓋長度LFP對擊穿電壓比較敏感。L. E. Clark等在實驗中得出: 當場板覆蓋較小時，擊穿電壓隨場板長度的增加而增加，但是當增加到倍數時不再明顯增加。
圖1 場板結構及特
在場板除邊緣地方外，在氧化層電荷為0，平帶電壓可以忽略的情況下，氧化層電場類似于MOS電容，終端擊穿電壓是硅表面耐壓和氧化層耐壓之和，見公式(1)。在公式(1)中，前一個加數是硅表面的耐壓，主要取決于襯底濃度NB；后一個加數是氧化層耐壓；€Si、€ox分別是硅和氧化層的介電常數；EC，PP是硅的臨界擊穿場強；tox是氧化層厚度，氧化層厚度增加，氧化層耐壓增大，進而提整個終端結構的耐壓。
在場板的邊緣部分，一維分析不再適用，Con-ti等人的二維仿真結果表明場板邊緣的電場分布相當于一個柱面結，電場在此處集中。柱面結結深取決于硅和氧化層介電常數比和氧化層的厚度,見公式(2)，可見氧化層越厚，曲率半徑越大，越分散電場強度。但是他們同時也指出在靠近主結的部分氧化層越薄越有利于降低主結的電場。
根據上述分析，若要得到場板下硅表面電場的平坦分布，場板結構應采用氧化層厚度由主結向外逐漸變厚的斜坡形，這個說法Grandi也曾提到過。但是簡單場板的氧化層厚度是均勻的，無法均衡場板下的表面電場分布，如果厚度過薄會在場板邊緣形成電場集中，如果厚度過厚會在主結處形成電場集中。
1.2 多場板結構
因為斜坡形場板結構在工藝上不實現，一般采用階梯型多場板結構。在多場板結構中zui薄弱的是多場板的邊緣處，每場板的邊緣處都相當于一個柱面結，比較形成電場集中。在實際的仿真過程中發現在每場板邊緣下方均有表面電場，Wolfgang[提出通過合理設計各場板的長度和厚度可以適當減低表面電場的。由于實際工藝的有些優化的結構現階段的工藝未必能實現，除此之外還要考慮終端效率。文中即是基于現有工藝平臺設計的一個多場板終端結構[圖2(a)]，每場板的厚度現有工藝平臺都可實現，然后根據厚度設計每場板的度。仿真結果顯示，在*個臺階邊緣下方表面電場強度zui300kV/cm，見圖3中實線，達到了硅的臨界擊穿電場強度，電場zui先在這個地方擊穿。為了解決這個問題，采取犧牲有源區zui外圍元胞，在有源區zui外圍元胞和多場板之間加一個P-Ring環[圖2(b)]，通過合理設計P-Ring位置和結深，可使*個臺階邊緣下方的表面電場強度降低(圖3中的虛線)，分析認為添加了P-Ring環使得*個臺階處的耗盡層曲率半徑變大,減弱了電場的集中。
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| 圖2 多場板終端結構 | 圖3 多場板下硅表面電場分布 |
提取工作電壓(1200V)下的電流線分布[圖4(a)]及擊穿電壓下的電流線分布[圖4(b)]可以看
到，在工作電壓下，電流線分布比較均勻，擊穿電壓下，電流線在第四個臺階電結束的地方集中，說明IGBT會在此處擊穿。
從截取的電勢分布圖(圖5)可以看出，多場板主要靠第四臺階氧化層耐壓，增加第四臺階氧化層厚度，IGBT耐壓值確有提，見表1，考慮到現階段工藝的可行及材料的表面應力，其厚度不宜繼續增加。
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| 圖4 多場板終端結構電流分布 | 圖5 多場板終端結構表面電勢分布 |
選用多場板終端結構第四臺階氧化層厚度為7.8 μm的結構進行界面電荷的仿真拉偏，當界面電荷由Qs= 5e10cm-2變到Qs= 5e11cm-2時，擊穿電壓降低15V，對界面電荷不敏感，見表2。
表1 不同厚度氧化層耐壓比較
| HD/μm | 6.8 | 7.3 | 7.8 |
| BV/V | 1196 | 1247 | 1311 |
表2 界面電荷密度對擊穿電壓的影響
| Qs/cm-2 | 5.00E+10 | 5.00E+10 |
| BV/V | 1311 | 1296 |
1.3 多場板結構的工藝實現
多場板終端工藝結合IGBT元胞工藝同時進行，大體流程如下: 硅片清洗→P-Ring光刻、注入→場氧生長、刻蝕→多晶生長、刻蝕、P阱注入、NSD注入→USG、BPSG、SiOxNy生長、厚氧層生長和刻蝕→孔刻蝕→金屬刻蝕→鈍化刻蝕。
值得一提的是，多場板結構中第四臺階氧化層厚度在腐蝕工藝過程中不，如果不當會影響器件耐壓。文中解決方法是在淀積第四臺階氧化層之前先淀積一薄層SiOxNy層，工藝上SiOxNy層可以作為腐蝕阻擋層，降低對工藝的要求，操作簡單；其次由于SiOxNy具有良好的致密，有較強的阻止外部雜質離子侵入的能力，可以提器件的穩定，。
2. 流片驗證
將此終端應用在1200V NPT Planer IGBT結構上進行流片驗證，根據仿真結果，多場板終端第四臺階氧化層厚度確定為7.3μm、7.8μm 兩種方案，每種方案封裝180只單管進行測試，流片結果(圖6)顯示這兩種方案擊穿電壓均在1300V以上。其中第四臺階氧化層厚度為7.8 μm 的方案，擊穿電壓在1370V附近；第四臺階氧化層厚度為7.3μm的方案，擊穿電壓在1320V附近。得出的趨勢和仿真值是一致的，但是實際流片數據均比器件仿真值約60V，考慮到仿真設置的工藝參數和實際工藝參數之間有誤差，這個差異是可以理解的。
圖6 含多場板終端結構NPT Planer IGBT流片擊穿電壓
3. 結論
基于現有工藝平臺提出一個IGBT多場板終端結構，在有源區zui外圍元胞和場板之間加一個P-Ring環，可以降低*場板邊緣下的電場強度,使場板下硅表面電場平坦分布。改變第四場板氧化層厚度，可以調整IGBT擊穿電壓值。從工藝上做了改進，在淀積第四臺階氧化層之前先淀積一薄層SiOxNy薄膜作為腐蝕阻擋層，可降低對工藝的要求，同時提器件。多場板終端結構可以阻止器件表面電荷進入硅表面改變硅表面電勢，提器件的穩定和。將此終端用在1200V NPT Planer IGBT結構上進行流片驗證，擊穿電壓可達1300V以上。
